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　Marvell Technology(Marvell)は9月20日(カリフォルニア州サンタクララ)、次世代AIデータセンタ接続を推進する業界初となる2nm光インターコネクトのデモを発表した。

　これらの技術は、ECOC 2026（9月20日～24日：スペイン マラガ）で展示され、MarvellがAIインフラの拡張に向けた先進的な接続ソリューションを継続的に提供していることを示すものとなる。

　Marvell は「AIデータセンタのアーキテクチャが1.6Tから3.2T、そしてそれ以上へと拡張するにつれ、事業者はAIのスケールアップ、スケールアウト、スケールアクロスといった様々な領域に対応するため、より高速で低消費電力かつ高セキュリティな光インターコネクトを必要としている。帯域幅密度を高めつつビットあたりの消費電力を削減することは、AIインフラを効率的に拡張する上で不可欠となっている」と説明している。

　Marvellは「2023年に発表した業界初の5nmプロセス200G/レーン1.6T Marvell Nova DSP、2024年に発表した3nmプロセス1.6T Araプラットフォーム、そして今年初めに発表した2nmプロセス800G Libra DSPなど、業界初の技術を数多く生み出してきたMarvellは、本日、業界をリードする2nmプロセス接続ソリューションのポートフォリオを拡充する。これには、2nmノードにおける光PAM4、コヒーレントライトPAM4/IMDD、そしてZR/ZR+コヒーレント ソリューションが含まれる。これらの技術は、XPU、CPU、アクセラレータ、メモリ リソース間の通信を高速化する超高速インターコネクトを実現するように最適化されており、データセンタ事業者が大規模AI環境における増大し続ける電力需要に対応できるよう、エネルギー効率の向上にも貢献する」と説明している。

　ECOC 2026において、Marvellは以下の点を重点的に紹介する。

初の2nmプロセスによる400G/レーン光PAM4デモンストレーション：Marvellの複数世代にわたるPAM4技術におけるリーダーシップを象徴するこの技術は、低消費電力かつ超高速の光接続を提供し、AIインフラストラクチャの拡張を支援するとともに、3.2Tデータセンタ接続への移行を可能にする。

MACsec対応2nmプロセス800G ZR/ZR+の初のライブデモンストレーション：MarvellのLibra 2nmコヒーレントDSPを搭載した800G ZR/ZR+ OSFPプラガブルは、MACsec（Media Access Control security）を統合し、Marvellの豊富なコヒーレントDSPおよびMarvell COLORZプラガブル製品群をさらに拡充する。これにより、世界中のハイパースケールAIおよびクラウドデータセンタ ネットワーク向けに、効率的で高性能かつ安全な光伝送を実現する。

初の2nmプロセスによる1.6T ZRおよびコヒーレントライトO-bandのデモンストレーション：1.6T ZRおよび1.6Tコヒーレントライトのデモンストレーションは、今年初めに発表された次世代Marvell DSPによって実現されている。これらのDSPは、データセンタ施設内および施設間の高帯域幅接続を実現するために最適化されており、3.2T接続への道を拓く。

次世代AIファブリック向け先進CPOテクノロジー：Marvell CPOプラットフォームは、AIアクセラレータおよびスイッチシリコンに光モジュールを直接統合し、レーンごとの速度とマルチラックAIポッドによって銅線の限界を超える。レーンあたり200Gのシリコンフォトニクスで102.4Tbpsのデモンストレーションを行ったこのプラットフォームは、AIファブリックの拡張に必要な帯域幅密度と電力効率を実現する。

　Marvellのコネクティビティ事業部門担当SVP 兼 ゼネラルマネージャーのXi Wang氏は「AIデータセンタ事業者は、ネットワークのあらゆる部分において、より高い帯域幅、より低い消費電力、そしてより高度なセキュリティを実現する光インターコネクト技術を必要としている」とし、「ECOCでのこれらのデモンストレーションは、Marvellがいかに光技術の可能性を常に押し広げ、ハイパースケーラーやクラウドデータセンタのお客様が新たなレベルのパフォーマンス、効率性、そして拡張性を実現し、新たなイノベーションの波を牽引できるよう支援しているかを示すものだ」とコメントを出している。

■ECOC 2026におけるMarvellのエグゼクティブ プレゼンテーションとブースデモ

・Marvellのエグゼクティブは、次世代AIデータセンターインフラストラクチャ向けの光接続に関するプレゼンテーションやパネルディスカッションにも参加する。これには、コネクティビティ事業グループ担当SVP 兼 ゼネラルマネージャーであるXi Wang氏による、最新の光技術に関する談話や、他のマーベル専門家によるセッションが含まれる。

・Marvellは、業界初となる2nmプロセスのデモンストレーションに加え、ブースにおいて、224G SerDesや1.6T光通信からコヒーレント インターコネクト、光メモリファブリックに至るまで、AIインフラストラクチャポートフォリオ全体にわたるソリューションを展示する。

編集部備考

AI時代の光通信で進む、半導体の微細化競争

　本件のように、400G/lane PAM4や1.6T ZRといった光インターコネクトを実現する技術として、「2nm」といった半導体プロセスそのものが前面に出る。Marvellはこれまでも5nmの1.6T DSP、3nmの1.6Tプラットフォームと世代を進めており、今回はPAM4、coherent-lite、ZR/ZR+といった複数の光通信技術を2nmプロセスへ展開している。こうした半導体の微細化の重要性について、改めて見てみたい。

　背景にあるのは、AIデータセンタにおけるデータ移動量の急増だ。AIアクセラレータやCPU、メモリなどの間を移動するデータ量が増えれば、ネットワークにはより高い帯域が求められる。しかし、通信速度を単純に引き上げれば消費電力も増え、巨大なAIデータセンタでは電力そのものが設備設計上の制約になり得る。そこで重要になるのが、1ビットのデータを運ぶために必要な電力、すなわち「power per bit」の削減だ。
　そのため、光源や変調方式、光ファイバといった光技術だけでなく、それらを制御するDSPやSerDesなどの半導体そのものを微細化し、処理性能と電力効率を同時に高めるアプローチがとられている。

　AIの演算性能が半導体の進化によって高まる一方、その演算結果を運ぶネットワークもまた半導体技術によって進化する。AIデータセンタでは、「コンピュート」と「ネットワーク」を別々の技術として捉えることが難しくなっている。今回の2nm光技術は、その変化を象徴するものといえるだろう。

高速化が進むAIデータセンタのネットワークでは、数多く使用される光モジュール・デバイスの電力効率が重要な設計軸になる

　現在のAIインフラでは、1.6Tから3.2T以上へと接続速度を高めることが想定されており、通信速度を引き上げるほど、ネットワーク機器や光トランシーバなどが消費する電力が課題となる。しかもAIデータセンタのネットワークでは、多数のサーバ、スイッチ、アクセラレータ、メモリなどを接続するため、個々の接続で生じるわずかな電力差でも、大量の光デバイスが使われるシステム全体では大きな差になり得る。Marvellが2nm技術の意義を「高速化」だけでなく、電力効率や帯域密度と結び付けているのは、このためだろう。

　ここで重要なのは、AIデータセンタで重要なGPUやAIアクセラレータの性能を引き出すには、それらへ必要なデータを送り続けなければならない点だ。しかし、そのためのネットワークを高速化し過ぎれば、今度は電力や冷却、実装密度といった別の制約が表面化する。
　だからこそ、今後の光インターコネクトでは、高速化に伴い「その帯域をどれだけ少ない電力で実現できるか」に重きが置かれる。2nm化は、この課題に対する一つのアプローチといえる。

　さらに興味深いのが、MarvellがCPOを単独の先端技術としてではなく、今回の光DSPやトランシーバ、コヒーレント技術などと並ぶ包括的な光インターコネクトのポートフォリオの一部として提示していることだ。CPO自体は、これまでも特定のスイッチやインターフェイスを対象に、複数の企業が研究開発を進めてきた。しかし今回の発表では、AIアクセラレータやスイッチシリコンの近傍に光を統合する技術を、既存のプラガブル型光技術などと組み合わせながら、AIデータセンタの規模拡大に対応する一つの製品ポートフォリオとして位置付けている。個別技術として存在していたCPOを、量産やシステム展開を意識したAIインフラ向けの実装技術へ近づける動きと見ることができる。

　AI時代のネットワーク競争は、従来の「高速化競争」から、速度、電力、実装密度を同時に成立させる競争へ移っている。CPOもまた、従来の論争のようにプラガブルを一気に置き換える新技術というより、高速化と省電力を両立するための選択肢を、実際のAIデータセンタへどこまで量産・展開できるかという段階に入りつつある。今回のMarvellの発表は、2nmという半導体プロセスの進化だけでなく、こうした複数の光技術を一つのAIインフラ向けポートフォリオとして統合して見せた点にも意味がある。

AIデータセンタの巨大化は「一つの高速ネットワーク」ではなく、多層的な光ネットワークを生み出す

　AIデータセンタのネットワークでは、複数の光技術を用途や距離に応じて使い分ける考え方が定着しつつある。重要なのは、どの技術が次世代の主役になるかというシンプルな競争ではなく、それらを一つのAIインフラの中でどう組み合わせ、全体として帯域、遅延、電力、コストを最適化するかという問題だ。

　今回のMarvellの発表は、この変化を「2nm」という共通の半導体基盤から捉えることができる。400G/lane PAM4、1.6T ZR、coherent-lite、ZR/ZR+といった異なる接続技術を、それぞれ個別に高速化するだけではなく、AIデータセンタ内部からキャンパス、データセンタ間までをつなぐ一連のインフラとして進化させようとしているからだ。

　AIクラスタの規模が拡大すれば、ネットワークの設計範囲もラックやデータホールから、キャンパス、さらには複数のデータセンタへと広がる。そのとき必要になるのは「最も高速な一つの光技術」ではなく、異なる距離・用途に適した技術を組み合わせながら、AI処理全体の性能を最大化するネットワーク設計となりそうだ。今回のように、2nmという共通の半導体基盤によって各技術の性能が引き上げられることは、こうしたネットワークの高度化を後押しする。
　その反面、ネットワーク設計は、これまでのデータセンタ構築よりも難しくなることも予想される。例えば、ネットワーク内にCPOのスイッチ、従来の光モジュール、長距離コヒーレントなどが混在すれば、方式ごとに消費電力、発熱、エラー特性、信頼性などが異なる。これらを組み合わせながら、データセンタ全体の電力効率や信頼性を最適化するには、個々の機器の性能だけでなく、ネットワーク全体を見渡した設計が必要になる。

　異なる技術を、どこで使い、どのようにつなぐかというシステム設計力の重要性と、その難しさは、今後さらに高まっていくだろう。そして、それこそがAIインフラを支えるネットワークに残された最適化の余地であり、新たな競争軸になっていく可能性がある。

(OPTCOM編集部)